任意分频的verilog语言实现

kenson

任意分频的verilog语言实现 网上看到的，很有帮助，zz与此 现来说说分频原理吧，原理通了，什么都好办了。 1. 偶数倍（2N）分频 使用一模N计数器模块即可实现，即每当模N计数器上升沿从0开始计数至N时，输出时钟进行翻转，同时给计数器一复位信号使之从0开始重新计数，以此循环即可。偶数倍分频原理示意图见图1。 2. 奇数倍（2N+1）分频 （1）占空比为X/(2N+1)或（2N＋1-X）/（2N+1）分频，用模（2N＋1）计数器模块可以实现。取0至2N之间一数值X(0<x<2n)，当计数器时钟上升沿从0开始计数到X值时输出时钟翻转一次，在计数器继续计数达到2N＋1时，输出时钟再次翻转并对计数器置一复位信号，使之从0开始重新计数，即可实现。</x<2n) （2）占空比为50％的分频，设计思想如下：基于（1）中占空比为非50％的输出时钟在输入时钟的上升沿触发翻转；若在同一个输入时钟周期内，此计数器的两次输出时钟翻转分别在与（1）中对应的下降沿触发翻转，输出的时钟与（1）中输出的时钟进行逻辑或，即可得到占空比为50％的奇数倍分频时钟。当然其输出端再与偶数倍分频器串接则可以实现偶数倍分频。奇数倍分频原理示意图见图2。（这也是许多公司常出的面试题，^_^，是不是很简单？） 3. N-0.5倍分频 采用模N计数器可以实现。具体如下：计数器从0开始上升沿计数，计数达到N-1上升沿时，输出时钟需翻转，由于分频值为N-0.5，所以在时钟翻转后经历0.5个周期时，计数器输出时钟必须进行再次翻转，即当CLK为下降沿时计数器的输入端应为上升沿脉冲，使计数器计数达到N而复位为0重新开始计数同时输出时钟翻转。这个过程所要做的就是对CLK进行适当的变换，使之送给计数器的触发时钟每经历N-0.5个周期就翻转一次。N-0.5倍：取N=3，分频原理示意图见图3。 对于任意的N＋A/B倍分频（N、A、B∈Z，A≦B） 分别设计一个分频值为N和分频值N＋1的整数分频器，采用脉冲计数来控制单位时间内两个分频器出现的次数，从而获得所需要的小数分频值。可以采取如下方法来计算个子出现的频率： 7 m. q  Y0 h: d; M4 w 设N出现的频率为a，则N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出现的频率为A.例如实现7＋2/5分频，取a为3，即7×3＋8×2就可以实现。但是由于这种小数分频输出的时钟脉冲抖动很大，现实中很少使用。 http://space.ednchina.com/Upload/Blog/2008/4/16/dd3e4984-96b0-4a82-b83e-73160bb4f4c1.jpg ) Z0 l8 T0 ^0 C! o 0 r% e) O& A5 D! E

//很实用也是笔试面试时常考的，已经经过仿真 占空比要求50%和不要求占空比差别会很大，先看一个占空比50%的描述   j9 g2 R& C" R1 n6 ~module div3(CLKIN,CLKOUT,RESETn); input CLKIN,RESETn; ! u' C( |* V4 K& s) w7 {output CLKOUT;    //internal counter signals reg[1:0] count_a; 0 F, z2 o4 x7 V  R+ `reg[1:0] count_b; reg      CLKOUT; ' x9 {+ |/ B+ m  E! X6 ^   + V5 E( V" y3 L* `$ d0 I- X7 @always @(negedge RESETn or posedge CLKIN) begin     if (RESETn==1'b0) 4 u3 |; u; k' r7 W4 z9 w7 x        count_a<=2'b00; # v: `2 h. n/ [  @: @, T8 U    else . M6 ]2 r- B# a: o$ {8 R        if (count_a==2'b10)             count_a<=2'b00;         else             count_a<=count_a+1; ! _# d/ k6 B/ t6 h$ Z& m3 c7 rend    7 e. b9 p8 ?$ `* F  Z  K  aalways @(negedge RESETn or negedge CLKIN) . c% W5 V2 X( i; ^$ bbegin # W. z: F3 R2 B  k1 z; Z    if (RESETn==1'b0) / Y8 q. {2 s9 j- E; ^6 C4 K        count_b<=2'b0; 0 X6 _& A# N+ G7 G. F- o" D    else ' C8 N, v1 @4 I% z8 F        if (count_b==2'b10)             count_b<=2'b00; 8 T' h# u3 I6 ]        else , @. ?$ F3 D: ]            count_b<=count_b+1; 3 m1 ]) C7 d  n# J1 Rend , M, `  h: `. W0 y4 ?0 Q* q   always @(count_a or count_b or RESETn) ' L/ Y) ^# R1 Fbegin if (RESETn==1'b0)    CLKOUT=1'b0; else if((count_a+count_b==4)||(count_a+ count_b==1))    CLKOUT=~CLKOUT; end - s9 T) s! y8 k" k: V7 E5 q     b1 D6 y2 f. F% R   endmodule 4 ^: O7 A9 y/ P1 G7 ^  A   # g; Y3 ?* ]! p+ C9 t, j2 W% E: i0    1     2     0     1     2 ) U" P& {) F8 N' a\  /    /  \     \   /     /  \   0     1     2     0     1     2    下面是一个非50%的描述，只用了上升沿    % i! r: p' z; `2 i: Z: rmodule div3(CLKIN,CLKOUT,RESETn); ; K- G6 r/ w! J5 X, I- ^$ f$ I! \7 minput CLKIN,RESETn; output CLKOUT; ) I4 z; j5 G6 z' s5 _   ' W; K+ M  Z! ?1 K. G/ D   2 ^! V+ P$ S( f! V  ^' h% Rwire d; reg     q1,q2; 1 v7 k9 U. f& vwire         CLKOUT; % o& g3 Y: S% z7 _   1 V8 J) A$ @4 P. w7 Q4 c" Y: a6 N& w0 \" ~always @(negedge RESETn or posedge CLKIN) begin     if (RESETn==1'b0)         q1<=1'b0; 7 s1 u( o; B4 l8 U    else         q1<=d; - {- z+ h% `- l& h1 p8 u- ^; y: }8 Nend    0 E9 E9 n  J" b! g2 D2 }always @(negedge RESETn or posedge CLKIN) begin     if (RESETn==1'b0) / n; B5 o9 e' g# p1 F9 j        q2<=1'b0; 0 `+ L1 Z- x4 E# G! @    else - u8 y9 Y3 C0 x        q2<=q1; end    assign d=~q1 & ~q2;    assign CLKOUT=q2; 8 p) l. o: k  G6 h+ H& x  _3 {   endmodule ) m: L8 [2 s/ l6 z0 N+ H9 C- @   ) w; q  Y# ]/ R( Q" F2 x   占空比不是50%，只用了单沿触发器，寄存器输出。 至于其他奇数要求50%的或者不要求的占空比的，都可以参照上面两个例子做出。 占空比为50%的一个更好的实现。    4 v; `) o# S+ \6 t& Xmodule div3(CLKIN,CLKOUT,RESETn); input CLKIN,RESETn; output CLKOUT; 2 u7 o$ d! _+ M9 o) b//internal counter signals 2 ]  O2 ?( z& Z  I5 Mreg[1:0] count_a; - p7 _3 V$ S, c) breg            b,c; //reg        CLKOUT; 6 Y: z$ A  l9 Cwire CLKOUT; always @(negedge RESETn or posedge CLKIN) begin     if (RESETn==1'b0)         count_a<=2'b00;     else         if (count_a==2'b10) & k! i3 k& _4 Z) k            count_a<=2'b00;         else 2 I$ R/ ?+ p/ ~7 J& n            count_a<=count_a+1; end always @(negedge RESETn or negedge CLKIN) # g& n4 O( o8 ^1 Jbegin     if (RESETn==1'b0)         b<=1'b0; 7 G- C" r6 n& o" U: Z0 u4 Y5 P    else 0 Z% U  K; G+ b4 v, p0 S$ K        if (count_a==2'b01)             b<=2'b0;         else + t1 I  w$ u  g7 n  f  `! V            b<=1'b1; 2 G4 Y9 s0 C8 U, }1 kend always @(negedge RESETn or posedge CLKIN) begin   f9 f) I2 T- ~" {    if (RESETn==1'b0) ! {! I& n0 k. U: V3 A6 m        c<=1'b0;     else ( o3 A- J' N  w; [        if (count_a==2'b10)             c<=1'b1; 6 v7 ~- Y, M! I" ]( v7 M9 B        else if (count_a==2'b01) % y) \7 c% G2 A% \            c<=1'b0; end assign          CLKOUT=b & c; endmodule

任意奇数分频

//改变FRE_COF即可改变分频系数，这里为7分频

module div7(
8 F4 P+ S( f  X& O. [        clk,
        rst_n,
1 L5 s6 f( q% Z: H: x        clkout,
) \# E$ n9 q$ n        clkout1,
        clkout2);

input     clk,rst_n;
; H, X% L5 Q# e' Ioutput    clkout,clkout1,clkout2;

reg       clkout1,clkout2;
; g! l5 l! ]" A2 a3 Z( q) Jreg[2:0]  cnt1,cnt2;

parameter   FRE_COF=3'b111;           //更改分频比，偶数不成立
7 g. R( z: P7 ?! J0 \. k! h- v, nparameter   STOP=FRE_COF-1;      
parameter   THRESHOLD=FRE_COF-1>>1;    //除2操作

assign    clkout=clkout1|clkout2;                  //相或
2 M% \7 K! y: j3 }( x' T/ d% J
3 H. L0 R  D% p7 A) ~always @(posedge clk or negedge rst_n)begin          //正沿触发
  if(!rst_n)
; n! b! i4 y3 j* \1 f; B        begin
$ `4 [$ l: w3 [& ?1 H2 D         cnt1<=0;
0 V9 F" d. \* j         clkout1<=0;
        end
0 |) m$ F; P! E. C1 S! E# F  else begin
    if(cnt1==STOP)
. h0 ?: B9 x: p, b% f* y        begin
         cnt1<=0;
         clkout1<=~clkout1;
        end
7 C! P, _) C. }. e  T    else begin
* ^1 Y' H6 t/ p- X0 G       cnt1<=cnt1+1;
       if(cnt1==THRESHOLD)
         clkout1<=~clkout1;
       else
         clkout1<=clkout1;
7 L5 I2 Z! ], p" `7 `& ~    end
# _! N* k+ c, D, a0 b7 J   end
5 b/ c$ v" c: Y end

always@(negedge clk or negedge rst_n)begin        //负沿触发
if(!rst_n)begin
' y* p! P: D0 ^# y% h% c8 {      cnt2<=0;
      clkout2<=0;
       end
  else begin
% r  t5 B1 R0 |0 o2 y& c    if(cnt2==STOP)
      begin
       cnt2<=0;
       clkout2<=~clkout2;
     end
- ?) B' O5 ^: w  else begin
9 `; I6 L* _- }- `7 l8 {      cnt2<=cnt2+1;
       if(cnt2==THRESHOLD)
( I+ p1 {" }4 ]' z         clkout2<=~clkout2;
" |1 S% E7 o3 T      else
      clkout2<=clkout2;
    end
7 d5 T+ K+ N7 w/ e   end
end   

endmodule

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