流水线技术原理和Verilog HDL实现

kenson · 发表于 2013-10-30 13:26

本帖最后由 kenson 于 2013-10-30 13:28 编辑

所谓流水线处理，如同生产装配线一样，将操作执行工作量分成若干个时间上均衡的操作段，从流水线的起点连续地输入，流水线的各操作段以重叠方式执行。这使得操作执行速度只与流水线输入的速度有关，而与处理所需的时间无关。这样，在理想的流水操作状态下，其运行效率很高。
如果某个设计的处理流程分为若干步骤，而且整个数据处理是单流向的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以采用流水线设计方法来提高系统的工作频率。
下面用8位全加器作为实例，分别列举了非流水线方法、2级流水线方法和4级流水线方法。

（1）非流水线实现方式

module adder_8bits(din_1, clk, cin, dout, din_2, cout);
input [7:0] din_1;
input clk;
input cin;
output [7:0] dout;
input [7:0] din_2;
output cout;

   reg [7:0] dout;
   reg    cout;

   always @(posedge clk) begin
      {cout,dout} <= din_1 + din_2 + cin;
   end

endmodule

kenson · 发表于 2013-10-30 13:31

（2）2级流水线实现方式
module adder_4bits_2steps(cin_a, cin_b, cin, clk, cout, sum);
input [7:0] cin_a;
input [7:0] cin_b;
input cin;
input clk;
output cout;
output [7:0] sum;

   reg cout;
   reg cout_temp;
   reg [7:0] sum;
   reg [3:0] sum_temp;

   always @(posedge clk) begin
      {cout_temp,sum_temp} = cin_a[3:0] + cin_b[3:0] + cin;
   end

   always @(posedge clk) begin
      {cout,sum} = {{1'b0,cin_a[7:4]} + {1'b0,cin_b[7:4]} + cout_temp, sum_temp};
   end
endmodule

kenson · 发表于 2013-10-30 13:34

注意：这里在always块内只能用阻塞赋值方式，否则会出现逻辑上的错误！（3）4级流水线实现方式：
module adder_8bits_4steps(cin_a, cin_b, c_in, clk, c_out, sum_out);
input [7:0] cin_a;
input [7:0] cin_b;
input c_in;
input clk;
output c_out;
output [7:0] sum_out;

   reg c_out;
   reg c_out_t1, c_out_t2, c_out_t3;

   reg [7:0] sum_out;
   reg [1:0] sum_out_t1;
   reg [3:0] sum_out_t2;
   reg [5:0] sum_out_t3;

   always @(posedge clk) begin
      {c_out_t1, sum_out_t1} = {1'b0, cin_a[1:0]} + {1'b0, cin_b[1:0]} + c_in;
   end

   always @(posedge clk) begin
      {c_out_t2, sum_out_t2} = {{1'b0, cin_a[3:2]} + {1'b0, cin_b[3:2]} + c_out_t1, sum_out_t1};
   end

   always @(posedge clk) begin
      {c_out_t3, sum_out_t3} = {{1'b0, cin_a[5:4]} + {1'b0, cin_b[5:4]} + c_out_t2, sum_out_t2};
   end

   always @(posedge clk) begin
      {c_out, sum_out} = {{1'b0, cin_a[7:6]} + {1'b0, cin_b[7:6]} + c_out_t3, sum_out_t3};
   end

endmodule

kenson · 发表于 2013-10-30 13:35

总结：利用流水线的设计方法，可大大提高系统的工作速度。这种方法可广泛运用于各种设计，特别是大型的、对速度要求较高的系统设计。虽然采用流水线会增大资源的使用，但是它可降低寄存器间的传播延时，保证系统维持高的系统时钟速度。在实际应用中，考虑到资源的使用和速度的要求，可以根据实际情况来选择流水线的级数以满足设计需要。
这是一种典型的以面积换速度的设计方法。这里的“面积”主要是指设计所占用的FPGA逻辑资源数目，即利用所消耗的触发器（FF）和查找表（LUT）来衡量。“速度”是指在芯片上稳定运行时所能达到的最高频率。面积和速度这两个指标始终贯穿着FPGA的设计，是设计质量评价的最终标准。

kenson · 发表于 2013-10-30 15:11

流水线乘法

module multi_4bits_pipelining(mul_a, mul_b, clk, rst_n, mul_out);

input [3:0] mul_a, mul_b;
input    clk;
input    rst_n;
output [7:0] mul_out;

reg [7:0] mul_out;

reg [7:0] stored0;
reg [7:0] stored1;
reg [7:0] stored2;
reg [7:0] stored3;

reg [7:0] add01;
reg [7:0] add23;

always @(posedge clk or negedge rst_n) begin
      if(!rst_n) begin
         mul_out <= 0;
         stored0 <= 0;
         stored1 <= 0;
         stored2 <= 0;
         stored3 <= 0;
         add01 <= 0;
         add23 <= 0;
      end
      else begin
         stored0 <= mul_b[0]? {4'b0, mul_a} : 8'b0;
         stored1 <= mul_b[1]? {3'b0, mul_a, 1'b0} : 8'b0;
         stored2 <= mul_b[2]? {2'b0, mul_a, 2'b0} : 8'b0;
         stored3 <= mul_b[3]? {1'b0, mul_a, 3'b0} : 8'b0;

         add01 <= stored1 + stored0;
         add23 <= stored3 + stored2;

         mul_out <= add01 + add23;
      end
end

endmodule

iamusb · 发表于 2013-10-30 16:06

实话，看不懂，楼主厉害
我以为是生产线上的流水线呢
佩服有技术的人

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