一种基于CPLD的PWM控制电路设计

kenson

在直流伺服控制系统中,通过专用集成芯片或中小规模的数字集成电路构成的传统PWM控制电路往往存在电路设计复杂,体积大,抗干扰能力差以及设计困难、设计周期长等缺点?因此PWM控制电路的模块化、集成化已成为发展趋势.它不仅可以使系统体积减小、重量减轻且功耗降低,同时可使系统的可靠性大大提高.随着电子技术的发展,特别是专用集成电路(ASIC)设计技术的日趋完善,数字化的电子自动化设计(EDA)工具给电子设计带来了巨大变革,尤其是硬件描述语言的出现,解决了传统电路原理图设计系统工程的诸多不便.针对以上情况,本文给出一种基于复杂可编程逻辑器件(CPLD)的PWM控制电路设计和它的仿真波形.
/ Q) r* j7 z& F: @9 ?: y
, S/ c1 a, y  U4 C　　1 PWM控制电路基本原理
: `9 ~* A  ~: G
8 P" s2 x% e; F2 K( i　　为了实现直流伺服系统的H型单极模式同频PWM可逆控制,一般需要产生四路驱动信号来实现电机的正反转切换控制.当PWM控制电路工作时,其中H桥一侧的两路驱动信号的占空比相同但相位相反,同时随控制信号改变并具有互锁功能;而另一侧上臂为低电平,下臂为高电平.另外,为防止桥路同侧对管的导通,还应当配有延时电路.设计的整体模块见图1所示.其中,d[7:0]矢量用于为微机提供调节占空比的控制信号,cs为微机提供控制电机正反转的控制信号,clk为本地晶振频率,qout[3:0]矢量为四路信号输出.其内部原理图如图2所示.

http://www.eefocus.com/data/08-12/43224_1229947958/1229948038.gif
- r2 ]- l0 U- Khttp://www.eefocus.com/data/08-12/43224_1229947958/1229948051.gif

　　该设计可得到脉冲周期固定(用软件设置分频器I9可改变PWM开关频率,但一旦设置完毕,则其脉冲周期将固定)、占空比决定于控制信号、分辨力为1/256的PWM信号.I8模块为脉宽锁存器,可实现对来自微机的控制信号d[7:0]的锁存,d[7:0]的向量值用于决定PWM信号的占空比.clk本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟.I12计数器在每个脉冲的上升沿到来时加1,当计数器的数值为00H或由0FFH溢出时,它将跳到00H时,cao输出高电平至I7触发器模块的置位端,I7模块输出一直保持高电平.当I8锁存器的值与I12计数器中的计数值相同时,信号将通过I13比较器模块比较并输出高电平至I7模块的复位端,以使I7模块输出低电平.当计数器再次溢出时,又重复上述过程.I7为RS触发器,经过它可得到两路相位相反的脉宽调制波,并可实现互锁.I11为延时模块,可防止桥路同侧对管的导通,I10模块为脉冲分配电路,用于输出四路满足设计要求的信号.CS为I10模块的控制信号,用于控制电机的正反转.
$ l4 t+ p) b9 o& }  o$ Y8 e
2 v* `1 M' U+ z8 s9 h4 S* z# K/ S　　2 电路设计
( t- P9 x. v6 F3 N" n
　　本设计采用的是Lattice半导体公司推出的is-plever开发平台,该开发平台定位于复杂设计的简单工具.它采用简明的设计流程并完整地集成了Leonardo Spectrum的VHDL综合工具和ispVMTM系统,因此,无须第三方设计工具便可完成整个设计流程.在原理设计方面,本设计采用自顶向下、层次化、模块化的设计思想,这种设计思想的优点是符合人们先抽象后具体,先整体后局部的思维习惯.其设计出的模块修改方便,不影响其它模块,且可重复使用,利用率高.本文仅就原理图中的I12计数器模块和I11延迟模块进行讨论.
; {, m* q  l) p) H* L
　　计数器模块的VHDL程序设计如下:
- j- B/ _8 P! e# d; k
　　entity counter is
7 ^) p  G2 F* H
　　port(clk: in std logic;

　　Q : out std logic vector(7 downto 0);

1 o$ O1 \$ J4 |2 [2 F" _# x　　cao: out std_logic);

　　end counter;

　　architecture a_counter of counter is
8 y9 @; ?' f  o& m
　　signal Qs: std_logic_vector(7 downto 0);
0 s% \, {) p, Q; u8 H3 n. Q4 _
% L- z) i) P! r2 `　　signal reset: std_logic;

　　signal caolock: std_logic;
% y7 P- S* i! c( X2 ?6 l! M. G  y
　　begin

' |3 `; T, i0 D# b/ X　　process(clk,reset)
; b, D% ^$ u- j% d
, D' u4 [+ i  q- F" c1 J8 Z1 F/ B- t　　begin

　　if(reset=‘1')then

　　Qs<=“00000000”;

　　elsif clk'event and clk=‘1' then
  x" O- B. g9 Y! T
: B9 L4 z/ F5 Z- L2 [6 v5 _/ p! i* Z　　Qs<=Qs+‘1';
4 K8 n) s6 ]+ M& g& j' y
　　end if;
* {  ~& a9 v  P% r7 p# G, b/ `
　　end process;

- v5 ?; J4 }5 `% T　　reset<=‘1' when Qs="255" else
" H) l# Y% L; ?' x* X6 w
% S7 s$ Z7 V/ z3 u" U0 x　　‘0';

( v) m. s, Z9 Q, t6 K+ ^. @( ^　　caolock<=‘1' when Qs="0" else
5 A7 T; m; `, W  |* A1 J" M
　　‘0';
% d7 R. f# G& ^2 x. ]# m
　　Q<=Qs;
. o2 J% ^3 {# J) P% T
　　cao<=reset or caolock;
" h6 r% c( S0 P  S6 j9 w
' A* Y2 p4 q1 M9 b5 k# c　　end a_counter;

- M3 U( [" q( o1 ~* l在原理图中,延迟模块必不可少,其功能是对PWM波形的上升沿进行延时,而不影响下降沿,从而确保桥路同侧不会发生短路.其模块的VHDL程序如下:
. k6 g/ n8 E2 }& g1 s6 V
! ?- R( V& w1 `　　entity delay is

; I/ D* ]: z( i! T' p: H) X! v/ }　　port(clk: in std_logic;

　　input: in std_logic_vector(1 downto 0);

　　output:out std_logic_vector(1 downto 0)

　　end delay;

　　architecture a_delay of delay is

　　signal Q1,Q2,Q3,Q4: std_logic;
# o+ X, A: W0 m; S% _, f
$ _' A0 C+ {) |3 P& J　　begin
) d8 m0 e4 O) @
　　process(clk)
% H+ \2 ]0 y; u7 Z
$ w2 j* j# U+ u" |, E　　begin
- ~$ {% e% Z; r8 A% `; w( ?9 g4 Y8 X
' Z0 i1 s) `6 T, }# P　　if clk'event and clk=‘1' then

' y/ b) t1 F! u0 B! ~7 Q% |　　Q3<=Q2;
! v5 o5 |6 s1 k
$ F  e1 n( l, x, B9 ]9 W& `　　Q2<=Q1;
8 p# C% O9 l3 e& t( @' L! Q, R; @1 D
) E" L: ]$ y8 [- f( U) f( j  V& S　　Q1<=input(1);
$ A" d7 {% T5 R' {0 q
　　end if;

) o) D+ d& ?# ^4 G　　end process;

　　Q4<=not Q3;
) t  F3 b1 I* _1 e% L
8 N4 Q1 x. M5 x; z3 v　　output(1)<=input(1)and Q3;
, {6 S# X, M: r
　　output(0)<=input(0)and Q4;
/ C" O$ Y' a; o+ D1 H6 f
　　end a_delay;

http://www.eefocus.com/data/08-12/43224_1229947958/1229948092.gif

　　3 结束语

3 o2 l) _. U0 g8 V; [　　采用可编程逻辑器件和硬件描述语言,同时利用其供应商提供的开发工具可大大缩短数字系统的设计时间,节约新产品的开发成本,另外,还具有设计灵活,集成度高,可靠性好,抗干能力强等特点.本文设计的PWM控制电路用于某光测设备的传动装置时,取得了良好的效果.