AXI 总线分析

kenson

VALID/READY 的三种情况

VALID/READY 信号按照到达的先后顺序可以分为 3 种情况：

1.VALID 信号先到达

发送方 VALID 信号早早就到了，这时还不到 T2，并带来了新鲜的数据（数据通道），地址或者控制信息（地址通道）。

但过了 T2 也没见到接收方的 READY 信号。原来是接收方还忙着，可能上一次的数据还没存完，还堵在数据通路上，忙过了 T2 才来。

好吧，那也行，T3 时刻传输完成。

协议规定：VALID 信号一旦置起就不能拉低，直到此次传输完成。

另外规定：发送方不能在置起 VALID 信号之前就光等待 READY 信号。

这句阅读理解有点难，原文为：

我可能需要做一下考证，如果有错，是我的错。

2.READY 信号先到达

READY 信号很自由，可以等待 VALID 信号到来再做响应，但也完全可以在 VALID 信号到来前就置高，表示接收端已经做好准备了。

READY 信号与 VALID 不同，接收方可以置起 READY 之后发现：其实我好像还挺忙，然后拉低 READY 信号。只要此时 VALID 信号没有置起，这种操作是完全可以。

3.同时到达

同时到达就很简单，等到下一个时钟上升沿 T2，传输就这么轻松愉快地完成了，一个时钟周期里就完成了。

kenson

! H5 o5 _+ s  ]3 x# z! o
( c; Z2 F% P6 Q: g my_axi_ip_v1_0_S00_AXI.txt (14.09 KB, 下载次数: 86)

2019-4-2 11:43 上传

点击文件名下载附件

1 A7 r9 C8 N7 H8 ?还是上传文件算了

kenson

这是XILINX 的AXI-LITE模板，根据你的需要修改这个模板

kenson

控制AXI LITE总线地址是
#define XPAR_GPIO_LITE_ML_0_BASEADDR 0x43C00000
结束地址
#define XPAR_GPIO_LITE_ML_0_HIGHADDR 0x43C0FFFF
4 L4 @  L7 s* |" h5 u5 T: |一共64KB

kenson

向此地址写数据就可以了如
#define GPIO_LITE_ML_REG0 0
# O! z1 ~2 ?, v8 W+ B( R6 ]) lXGpio_axi_WriteReg(XPAR_GPIO_LITE_ML_0,GPIO_LITE_ML_REG0,0X00);