verilog 除法方法

kenson

module mul(reset,shang,yushu,error,chushu,beichu);

input reset;
; _  K, p# n4 C( A% z( hinput[3:0] chushu;   

input[3:0] beichu;      

output[3:0] shang;         

output[3:0] yushu;     

output error;         

reg[7:0] shift_beichu;   

reg[3:0] chushu_a;         

reg[3:0] shang;            

reg[3:0] yushu;           

wire error=(chushu==4'b0);   

always @(chushu or beichu)   
begin
   if(!reset||error)           

   begin                              
4 j" g' i6 m7 p# M" C   shang=4'b0;
   yushu=4'b0;
   chushu_a=4'b0;
   shift_beichu=4'b0;   
   end
  s9 C7 H, d' A7 N- c3 u else if(chushu>beichu)      

   begin
9 R* I' B! O: |7 ~' @( E! ^   shang=4'b0;
   yushu=beichu;
4 j: U& c) [+ J( q, n  v* n# k   end
& \% S8 A' U8 s5 ?; O* W' m( L$ \ else if(chushu==4'b1)      

   begin
   shang=beichu;
/ Y7 w$ t, y0 g) w; t$ {8 L. r2 x   yushu=4'b0;
, }* g0 V2 I/ f$ q8 S   end
7 O5 W" r. b2 u! q1 e# I5 D else                           
   begin
     shang=4'b0;
% s4 t# x! a* k+ y) p" r1 G1 _1 d0 }   chushu_a=chushu;
   shift_beichu=beichu;     

   shift_beichu=shift_beichu<<1;   
; @# [4 w/ q% @( Z   repeat(3)                     

     begin
   shang=shang<<1;      

   shift_beichu=shift_beichu<<1;

   if(chushu_a<=shift_beichu[7:4])

     begin
   shift_beichu[7:4]=shift_beichu[7:4]-chushu_a;
   shang=shang+1;  
4 M5 ^2 P5 z. k) }1 ]) y0 t$ b   end   

     end
" P5 W* A- Y5 S! z3 k# }% \9 T5 G* h2 R: S  yushu=shift_beichu[7:4;

  end
end
endmodule

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