verilog 除法方法

kenson

module mul(reset,shang,yushu,error,chushu,beichu);

input reset;
input[3:0] chushu;   

input[3:0] beichu;      

output[3:0] shang;         

output[3:0] yushu;     

output error;         

reg[7:0] shift_beichu;   

reg[3:0] chushu_a;         

reg[3:0] shang;            

reg[3:0] yushu;           

wire error=(chushu==4'b0);   

always @(chushu or beichu)   
( o+ r+ ?; @1 Ibegin
$ p; @) \! M8 y+ l( F8 r1 K& a   if(!reset||error)           

   begin                              
8 ]+ V* F0 B( S* M7 C* G   shang=4'b0;
- q7 R- [6 g  {/ s' h8 x   yushu=4'b0;
   chushu_a=4'b0;
   shift_beichu=4'b0;   
   end
else if(chushu>beichu)      

   begin
   shang=4'b0;
   yushu=beichu;
   end
. W% Q+ T- S; D+ e! T" V% o else if(chushu==4'b1)      

   begin
   shang=beichu;
  a: T9 ?4 x) T   yushu=4'b0;
: Y6 K. x* F. R* R   end
else                           
' \* v" @) D7 }, U; G- G. [& x   begin
6 ~; C! O2 o9 R$ t! G# |5 n     shang=4'b0;
5 g3 h* ]! w! E" t   chushu_a=chushu;
   shift_beichu=beichu;     

   shift_beichu=shift_beichu<<1;   
   repeat(3)                     

     begin
- h. r& q  ]/ ?) B5 o6 M" L& b7 j   shang=shang<<1;      

   shift_beichu=shift_beichu<<1;

   if(chushu_a<=shift_beichu[7:4])

     begin
   shift_beichu[7:4]=shift_beichu[7:4]-chushu_a;
   shang=shang+1;  
   end   

     end
# A6 K0 f& T9 c$ S* b% k3 u  yushu=shift_beichu[7:4;

  end
end
, _. N0 F4 |8 u6 i  lendmodule