verilog 除法方法

kenson

module mul(reset,shang,yushu,error,chushu,beichu);

input reset;
input[3:0] chushu;   

input[3:0] beichu;      

output[3:0] shang;         

output[3:0] yushu;     

output error;         

reg[7:0] shift_beichu;   

reg[3:0] chushu_a;         

reg[3:0] shang;            

reg[3:0] yushu;           

wire error=(chushu==4'b0);   

always @(chushu or beichu)   
begin
   if(!reset||error)           

   begin                              
   shang=4'b0;
   yushu=4'b0;
# W% b; w% ~2 o5 i# x. |! Y   chushu_a=4'b0;
" p' \; i/ P5 r9 f! C   shift_beichu=4'b0;   
( t3 O5 d- W8 q9 W   end
else if(chushu>beichu)      

   begin
   shang=4'b0;
; s) [" M" r. G3 q! E" P/ g   yushu=beichu;
   end
else if(chushu==4'b1)      

   begin
   shang=beichu;
   yushu=4'b0;
   end
else                           
   begin
  X3 f" G/ f  _/ P  j7 v8 u9 d6 t9 D: H     shang=4'b0;
3 F  n3 r, X' E1 X1 d; F   chushu_a=chushu;
3 L- L0 M5 a- i9 j- |   shift_beichu=beichu;     

   shift_beichu=shift_beichu<<1;   
   repeat(3)                     

     begin
   shang=shang<<1;      

   shift_beichu=shift_beichu<<1;

   if(chushu_a<=shift_beichu[7:4])

     begin
( [' N8 Y1 R+ b7 ^' J   shift_beichu[7:4]=shift_beichu[7:4]-chushu_a;
3 N( f3 V) C/ h( G- ?1 G  _1 |   shang=shang+1;  
" a/ O+ E3 T$ A3 X; @/ P   end   

     end
. B" x2 [* {: n  yushu=shift_beichu[7:4;

  end
end
endmodule

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