verilog 除法方法

kenson

module mul(reset,shang,yushu,error,chushu,beichu);

input reset;
input[3:0] chushu;   

input[3:0] beichu;      

output[3:0] shang;         

output[3:0] yushu;     

output error;         

reg[7:0] shift_beichu;   

reg[3:0] chushu_a;         

reg[3:0] shang;            

reg[3:0] yushu;           

wire error=(chushu==4'b0);   

always @(chushu or beichu)   
( s4 ?9 ?. z9 \2 ubegin
   if(!reset||error)           

   begin                              
   shang=4'b0;
   yushu=4'b0;
   chushu_a=4'b0;
   shift_beichu=4'b0;   
& j% s. w/ z* ~  [. P  I   end
* N3 w5 y$ `: _. @7 n else if(chushu>beichu)      

   begin
   shang=4'b0;
   yushu=beichu;
   end
else if(chushu==4'b1)      

   begin
   shang=beichu;
   yushu=4'b0;
   end
. z9 `' _2 T& D' ]9 M9 U else                           
   begin
     shang=4'b0;
/ N# c- j8 d- x/ i   chushu_a=chushu;
- n5 i- P- j0 V$ b& e   shift_beichu=beichu;     

   shift_beichu=shift_beichu<<1;   
   repeat(3)                     

     begin
   shang=shang<<1;      

   shift_beichu=shift_beichu<<1;

   if(chushu_a<=shift_beichu[7:4])

     begin
6 W5 {' R+ ~8 Z3 x: t   shift_beichu[7:4]=shift_beichu[7:4]-chushu_a;
3 A' I6 @' F( w% R  }* ~3 o7 a8 a   shang=shang+1;  
- j( }4 }: i0 `6 G+ \( r   end   

     end
  yushu=shift_beichu[7:4;

  end
end
endmodule