verilog 除法方法

kenson

module mul(reset,shang,yushu,error,chushu,beichu);

input reset;
input[3:0] chushu;   

input[3:0] beichu;      

output[3:0] shang;         

output[3:0] yushu;     

output error;         

reg[7:0] shift_beichu;   

reg[3:0] chushu_a;         

reg[3:0] shang;            

reg[3:0] yushu;           

wire error=(chushu==4'b0);   

always @(chushu or beichu)   
begin
   if(!reset||error)           

   begin                              
7 k5 C8 s( [2 \# c# \/ o  r   shang=4'b0;
   yushu=4'b0;
8 m4 J7 L- t" g9 {" `   chushu_a=4'b0;
" c9 w' `# b* ~( @/ e! z; K( f8 C; u; o   shift_beichu=4'b0;   
   end
" H. f. w3 D& j5 [ else if(chushu>beichu)      

   begin
% y1 P4 a) r$ f   shang=4'b0;
   yushu=beichu;
   end
else if(chushu==4'b1)      

   begin
& x/ `; G+ G7 ~% ~3 n' R) k   shang=beichu;
, b2 l& P$ d# }, Q   yushu=4'b0;
  c* K. q" e$ |( w3 H( A6 H; n  j4 F   end
! M' C- |& e( X. b else                           
   begin
     shang=4'b0;
! e' ^8 |: P7 H; C; l4 s9 D/ e   chushu_a=chushu;
   shift_beichu=beichu;     

   shift_beichu=shift_beichu<<1;   
   repeat(3)                     

     begin
% u3 {4 e% ]6 A) `! q* v/ |   shang=shang<<1;      

   shift_beichu=shift_beichu<<1;

   if(chushu_a<=shift_beichu[7:4])

     begin
   shift_beichu[7:4]=shift_beichu[7:4]-chushu_a;
   shang=shang+1;  
+ {1 o' f" `, ~/ o0 ?5 B/ g* a   end   

     end
7 T, u6 a: B1 j$ F  o  yushu=shift_beichu[7:4;

  end
end
  K9 U7 P. y: X4 j% Fendmodule