Verilog HDL 建模技巧 ：低级建模 仿顺序操作 · 思路篇

kenson

4. 3 建立“产生效果”的 “低级功能模块”
. x* \, p2 r/ P! M+ t; s0 T$ |- r- ^

首先，我们先回顾一下“低级建模”的准则。低级建模的准则如下：

1. 有“组织模块”和“功能模块”之分。

2. “低级建模”中的“功能模块”均称为“低级功能模块”。

3. “低级功能模块”有如特点：有开始信号，完成信号，一个模块只有一个工能

4. 多个“低级功能模块”组织起来称为“组织模块”。

- U! S, s1 T$ m

在上一章节，我们建立了两个“低级功能模块”，各个模块都有“开始信号”，“完成信号”，和“单一的功能”（准则2, 3），然后将两个“低级功能模块”组织了起来（准则1，4），

“ 自左向右循环3次，自右向左循环5次，然后自左向右一次，自右向左一次，然后自左向右循环30次”

这一章节，我们要从上一章节的基础上，建立另一个“低级功能模块”，用来产生如上的效果。

然后再将它与之前已经组织好的模块，再一次组织起来。

: Q# u( u* C; p$ Y+ Z4 T" W3 p; ?

概念图如下：

+ S1 h# [) M8 x1 {8 f

http://space.ednchina.com/upload/2010/6/5/008ce9c1-162b-4fee-9b78-4534e377b90e.jpg

  a0 [, L9 }# g# C$ U& H$ i3 L

“产生效果的模块”代码如下：

+ w, ^) B3 v- y, L

1．module effect_module

2．(

3．    CLK, RSTn,

4．    Start_Sig, Done_Sig,

5．    Right_Start_Sig, Left_Start_Sig,

6．    Right_Done_Sig, Left_Done_Sig

7．);

8．

9．     input CLK;

10．    input RSTn;

11．    input Start_Sig;

12．    input Right_Done_Sig;

13．    input Left_Done_Sig;

14．

15．    output Done_Sig;

16．    output Right_Start_Sig;

17．    output Left_Start_Sig;

18．
5 L9 c% \4 a' K( L- `0 `

19．
/*************************************/

20．

21．    reg [7:0]i;

22．    reg isDone;

23．    reg isLeft;

24．    reg isRight;

25．

26．    always @ ( posedge CLK or negedge RSTn )

27．        if( !RSTn )

28．            begin

29．                isDone <= 1'b0;

30．                i <= 8'd0;

31．                isRight <= 1'b0;

32．                isLeft <= 1'b0;

33．            end

34．        else if( Start_Sig )

35．            case ( i )

36．

37．                8'd0 :

38．                i <= i + 1'b1;

39．

40．                8'd1, 8'd2, 8'd3, 8'd9 :

41．                Flash_Right;

42．
; y( l; j$ q) |- p) m

43．                8'd4, 8'd5, 8'd6, 8'd7, 8'd8, 8'd10 :

44．                Flash_Left;

45．
" X6 {" r5 y3 U

46．                8'd41, 8'd42 :

47．                Done;

48．

49．                default :

50．                Flash_Right;

51．

52．            endcase

53．

54．
8 V+ M; r7 V0 {/***********************************/

55．
! b2 k+ Q8 H1 N! `& B. R( m

56．    task Flash_Right;

57．

58．        if( Right_Done_Sig )

59．            begin i <= i + 1'b1; isRight = 1'b0; end

60．        else isRight = 1'b1;

61．

62．    endtask

63．
2 ]: U- ]7 ]3 v0 U

64．
8 u& G* `3 O$ h& m) t, K /***********************************/

65．

66．   task Flash_Left;

67．

68．        if( Left_Done_Sig )

69．            begin i <= i + 1'b1; isLeft = 1'b0; end

70．        else isLeft = 1'b1;

71．

72．    endtask

73．
/ o8 h: e: n# Y7 U5 _$ d# Q

74．
2 R3 Y' Z2 u0 d; Y- Z0 g /***********************************/

75．
9 I( f# _) P- F% I1 r

76．    task Done;

77．

78．        if( isDone == 1 )

79．            begin isDone <= 1'b0; i <= 8'b0; end

80．        else

81．            begin isDone <= 1'b1; i <= i + 1'b1; end

82．

83．    endtask

84．

85．
% e! z. \9 a! V; t /***********************************/

86．
# ~1 `$ a, u: w8 k2 f/ a4 q$ j0 r! y  w

87．    assign Done_Sig = isDone;

88．    assign Right_Start_Sig = isRight;

89．    assign Left_Start_Sig = isLeft;

90．

91．endmodule

! e3 t4 A7 V) u

这个effect_module由于使用模板的关系，多以编程格式与flashing_to_right/left 大同小异。但是核心功能部分就稍微复杂一些。

第23行和24行，声明用的寄存器“isRight”和“isLeft”分别对应flashing_to_right 和 flashing_to_left 的“Start_Sig”。

; C( Y, B- R- Z& t# P" `
2 o% j% v. N# l/ K7 L

在40行，第1~3, 9 i步骤，执行“Flash_Right”任务。在56~62行，巧妙的利用“开始信号”和“完成信号”来执行“flashing_to_right”模块。正如下代码：

% B2 K, J0 @9 E

* o1 e( l2 N0 f# T

       if( Right_Done_Sig )

           begin i <= i + 1'b1; isRight = 1'b0; end

        else isRight = 1'b1;

一开始 “isRight" 的初始值为0，所以会进入 else语句，然后“isRight”被设置为1。当“isRight"为1时，“Right_Start_Sig”被拉高（第88行），换一句话说就是“使能flashing_to_right ”模块。

在“flashing_to_right”模块执行完成之前（产生完成信号），i步骤不变。当检查到“完成信号”，i会指向下一个步骤，然后isRight设置为0（关闭flashing_to_right模块）。

即使是Flash_Left 任务，还是其他什么任务。只要涉及到“开始信号”和“完成信号”，都可以使用这样的写法，这是“低级功能模块”的编程好处。

在第30行至50行之间，这个功能模块产生的效果，如i指向的步骤那样，0时初始化，1~3,9时执行“flashing_to_right”功能，然后 4~8,10 时执行“flashing_to_left”功能等等......

最后会产生如下的效果：

“ 自左向右循环3次，自右向左循环5次，然后自左向右一次，自右向左一次，然后自左向右循环30次”

7 K  {  s( D8 L

在最后两个步骤，产生完成信号。

        if( isDone == 1 )

            begin isDone <= 1'b0; i <= 8'b0; end

        else

            begin isDone <= 1'b1; i <= i + 1'b1; end

7 y, A8 c; x$ u9 N! [

就这样，一个符合“低级建模”准则的“低级功能模块”就完成了。这个模块只是“产生控制次序而已”，还不是完成品。在下一章，当将“effect_module”和“flashing_module”组织过后，就会成为完成品。

6 m+ ^$ g7 H$ G. M) d& v" A

kenson

4. 4 : 再一次“组织”起来：
+ p- q8 e8 \$ Z6 {# }' ?

这一章，我们要讲 effect_module 和 flashing_module 组织起来，然后命名为“done”

代码如下：

1．module done

2．(

3．    CLK, RSTn,

4．    Start_Sig, Done_Sig,

5．    Q,

6．    Right_Done, Left_Done,  //用于观察

7．    Right_Start, Left_Start    //用于观察

8．);

9．

10．    input CLK;

11．    input RSTn;

12．    input Start_Sig;

13．    output Done_Sig;

14．    output Left_Done;

15．    output Right_Done;

16．    output Right_Start;

17．    output Left_Start;

18．    output [7:0]Q;

19．
' q9 Y+ ?' i  A- V$ E

20．
/*******************************/

21．

22．    wire Right_Start_Sig;

23．    wire Left_Start_Sig;

24．    wire Right_Done_Sig;

25．    wire Left_Done_Sig;

26．

27．    effect_module U3

28．    (

29．        .CLK( CLK ),

30．        .RSTn( RSTn ),

31．        .Start_Sig( Start_Sig ),

% N/ }6 P! d) r7 r  F


// in from top

32．        .Done_Sig( Done_Sig ),   

* ^  P$ {7 P; Y! {9 |

- ?% Y" n" `- O% P# g // out to top

33．        .Right_Start_Sig( Right_Start_Sig ),
% W9 S8 w3 n) J1 C% o# ~$ P
2 [# A% A/ p* `" W- N // out to U2

34．        .Left_Start_Sig( Left_Start_Sig ),  
8 Q$ X) h$ ]& w, E5 J% n: K0 y  Q

0 ]# L3 `9 \+ E4 E7 `- W// out to U2

35．        .Right_Done_Sig( Right_Done_Sig ),  
// in from U2

36．        .Left_Done_Sig( Left_Done_Sig )     
- d! ^  A; |$ r' T* z$ @8 c9 m // in from U2

37．    );

38．

39．
$ \+ z1 U/ f2 x0 _: e; A7 e/*************************************/

40．

41．    flashing_module U4

42．    (

43．        .CLK( CLK ),

44．        .RSTn( RSTn ),

45．        .Right_Start_Sig( Right_Start_Sig ),     // in from U1

46．        .Left_Start_Sig( Left_Start_Sig ),      
// in from U1

47．        .Right_Done_Sig( Right_Done_Sig ),   
* W7 I0 t& {. e// out to U1

48．        .Left_Done_Sig( Left_Done_Sig ),   
6 K. u1 l$ n# ?- i; B/ c+ K4 o
// out to U1

49．        .Q( Q )                            // out to top

50．    );

51．
4 m  T+ v/ f3 E( n. t% q8 t

52．    /*************************************/

53．
  a7 t: y* i5 m' S0 ^/ j2 A/ ]/ Q, _

54．
$ [& J$ q+ x! D/ E//用于观察

55．    assign Left_Done = Left_Done_Sig;

56．    assign Right_Done = Right_Done_Sig;

57．    assign Right_Start = Right_Start_Sig;  

58．    assign Left_Start = Left_Start_Sig;

59．

60．endmodule

这是第二层的组织了，到这里基本上我们已经完成如下图的效果

1． `timescale 1 ns/ 1 ns

2． module done_vlg_tst();

3． reg CLK;

4． reg RSTn;

5． reg Start_Sig;

6．

7． wire Done_Sig;

8． wire [7:0]  Q;

9． wire Left_Done;

10．wire Right_Done;

11．wire Right_Start;

12．wire Left_Start;

13．done i1

14．(

15．
.CLK(CLK),

16．
.Done_Sig(Done_Sig),

17．
! X8 W/ H6 P* V5 F2 n' h0 G.Q(Q),

18．
.RSTn(RSTn),

19．
.Start_Sig(Start_Sig),

20．
.Left_Done( Left_Done ),

21．
.Right_Done( Right_Done ),

22．
  G1 h! K9 R2 g6 T$ F  n! V6 t* ].Right_Start( Right_Start ),

23．
.Left_Start( Left_Start )

24．);

25．

26．initial                                                

27．begin  RSTn = 0; #20; RSTn = 1;  end  

28．

29．initial

30．begin  CLK = 1; forever #20 CLK = ~CLK;  end

31．

32．initial

33．begin  Start_Sig = 1;  end

34．

35．endmodule

1 b) m* I5 T7 v7 _/ |" {

下面是仿真的载图：

$ g: F7 a4 i2 J. L# f

http://j.imagehost.org/0352/PIC10_7.jpg

kenson

转载无罪！学习有理！

littlebadbay

mark 好文章

botao

学习了,多谢分享.