【verilog语法】二维数组

kenson

verilog中二维数组使用有些限制，比如不能作为module的输入输出port（如果确实有需要，只能用将等效为展开的二维数组的一维数组来代替了），另外二维数据初始化时，目前看只能用读入文件的方法，或者用generate的方法对二位数据进行初始化。

/ s, M1 y1 U# k/ R: Q9 i% L3 k
7 E+ B: x6 Y2 h% s
二维数组作为输入输出port报错
作为输入输出port的一个例子，这里我写了一个有传递参数的task，用来做一些数据初始化（根据传递参数）：
2 g) C1 S3 K& a  |+ {
task s00_axi_write;

input           en_write;

, ?* B/ k1 N5 q! zinput [31:0] wdat [255:0];

- I+ E: M& k. ?4 I2 m1 T2 Ibegin
) l% R* f$ A3 w4 ^. j
@(negedge clk);
4 b9 s$ y* |* K- n
, e. ]( H- O0 f2 M4 u0 @if(en_write)
/ P1 }9 Q! K- x% m! C% y! T
3 i' K  l! `( \; d  I9 Z. Vs00_axi_wdat <= wdat[0];

end
- x# p4 P+ r1 f: r9 ~5 s) e9 B- I
8 v  J! z5 X* M( f: G/ f  iendtask

& h2 O7 e  u2 b. C如上面一个简单的task，输入端口中有一个二维数组，用modelsim编译时，会报错误，这个是工具对语法不支持造成的，修改的简单方法是把二维数组输入改成一维数据传递进来，修改后如下：
' ]2 \% ^7 `+ T! g4 j
8 Q5 [# ^# W# H6 G* Y. c
$ g7 d2 J7 J7 B& X) ?$ g" \" Etask s00_axi_write;
3 O7 A& l( f4 C( z
) j0 |1 n. |1 b* ]/ L6 yinput           en_write;

+ k1 O6 h5 P; @% c, t/ e/ winput [32*256-1 :0] wdat ;

; J; X) |7 ^7 E8 w& r) A; cbegin

@(negedge clk);
. l& B) Y* w; P+ A# _
if(en_write)
% P+ z0 B& r# j& ?# J
6 T( a3 K2 c1 y' |, z7 {5 D7 xs00_axi_wdat <= wdat[32-1 ： 0];
5 ^7 h2 U( n' @, ]9 Y- N
9 U3 E' t0 b6 H6 @! eend

endtask
: _; n/ G1 w2 H+ U0 D% s

8 @5 f* R. I) S' K# \1 j2.二维数组初始化


  v: L5 O! y# t9 R+ I' y如果要对二维数组初始化，只能用read file从文本文件读进来的方式或者用generate 来对数组初始化；
3 L' N5 i! }0 t( a( h
3 A7 ]5 F4 l9 R9 b* Y4 [

用read file的方式如下（文本文件为2进制，每个数据占据一行，例如11001111）：

reg [7:0] mem_2d [99:0];
' o  C, d" s, D( c! p# \0 s
* E( K" p$ X; O/ ^4 yinitial begin
2 \2 J2 x) a, s& a( [
$readmemb("simu.txt", mem_2d);
% q3 c2 S( Y  P5 m% A, V3 x
end



* B/ N& Y, `' ~用generate 的方式（相当于依次给每个元素赋值）如下：

wire [7:0] mem_2d[99:0];

8 W$ |  C" Y$ |/ jgenerate
  i/ C5 v/ j* a1 o9 d( Y3 `
genvar i;
5 D+ s. A1 |) Q
4 n" B9 {/ A; K* W" n4 ?for(i=0;i<=99;i=i+1) begin : BLOCK0
. s. t- |  h: [/ e7 I$ v) i
3 k& `; j1 [' zassign mem_2d[8*(i+1) : 8*i] = i;
7 K" W1 O5 x0 j( l
6 l/ m; u2 u$ z8 n, v0 z2 zend

endgenerate

也许大家会认为可以用如下的for循环来初始化数组：
$ ~% }" A2 A# [# K
3 C0 c% l% `4 lreg [7:0] mem_2d[99:0];

initial begin

for(i=0;i<=99;i=i+1) begin

mem_2d <= i;
0 v) u7 b! P  r# Q7 h: X& c
end

end
/ t: {! T' Q0 N1 C7 o
但实际modelsim编译时会报错误，会认为mem_2d应该是一个已知数据，不能用变量。
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作者：carlsun80
! V) c" Y, L; W1 E! Y  d/ W来源：CSDN
原文：https://blog.csdn.net/carlsun80/article/details/77726060
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1 Y- E2 M7 M) D
* T* `) M7 s; F; ^: x

wlianmin

把wire当数组讲也是醉了，至少也得是reg型的才能称作数组啊。
, A' J" i; h: V' U6 J一把电线是不能保存数据的，输入没了，线上的值也没了，寄存器才有保存功能
- a2 @8 Y6 n0 L# R/ }4 r: J1 j这种for循环一般都是不可综合的，用来在仿真的时候写激励
1 A3 u5 [+ W9 _: c1 H9 @$ V- p完全是用软件的思维在设计硬件

kenson

3 l1 D" U4 C8 ^

wlianmin 发表于 2019-4-15 10:07
3 F$ i% M0 p) b/ G9 V把wire当数组讲也是醉了，至少也得是reg型的才能称作数组啊。
7 }, o' x. E* y# h- C# m一把电线是不能保存数据的，输入没了，线上 ...

* n; Q: o5 c' V7 L. V+ E7 P0 z' Xfor 是可以综合的，vivado上的verilog已用上好多个for了。还有wrie当然也可以用上二维数组，当然最好是用在reg上。

" ~2 Q+ g+ Q6 ?& n