【verilog语法】二维数组

kenson · 发表于 2019-4-12 17:19

verilog中二维数组使用有些限制，比如不能作为module的输入输出port（如果确实有需要，只能用将等效为展开的二维数组的一维数组来代替了），另外二维数据初始化时，目前看只能用读入文件的方法，或者用generate的方法对二位数据进行初始化。

二维数组作为输入输出port报错
作为输入输出port的一个例子，这里我写了一个有传递参数的task，用来做一些数据初始化（根据传递参数）：

task s00_axi_write;

input          en_write;

input [31:0] wdat [255:0];

begin

@(negedge clk);

if(en_write)

s00_axi_wdat <= wdat[0];

end

endtask

如上面一个简单的task，输入端口中有一个二维数组，用modelsim编译时，会报错误，这个是工具对语法不支持造成的，修改的简单方法是把二维数组输入改成一维数据传递进来，修改后如下：

task s00_axi_write;

input          en_write;

input [32*256-1 :0] wdat ;

begin

@(negedge clk);

if(en_write)

s00_axi_wdat <= wdat[32-1 ： 0];

end

endtask

2.二维数组初始化

如果要对二维数组初始化，只能用read file从文本文件读进来的方式或者用generate 来对数组初始化；

用read file的方式如下（文本文件为2进制，每个数据占据一行，例如11001111）：

reg [7:0] mem_2d [99:0];

initial begin

$readmemb("simu.txt", mem_2d);

end

用generate 的方式（相当于依次给每个元素赋值）如下：

wire [7:0] mem_2d[99:0];

generate

genvar i;

for(i=0;i<=99;i=i+1) begin : BLOCK0

assign mem_2d[8*(i+1) : 8*i] = i;

end

endgenerate

也许大家会认为可以用如下的for循环来初始化数组：

reg [7:0] mem_2d[99:0];

initial begin

for(i=0;i<=99;i=i+1) begin

mem_2d <= i;& l5 s/ |2 B5 z0 \+ t1 S. h

, s! ^- b6 i. W' l! T1 h+ |end
) ~& |' |# A* A  j8 O
8 o4 c" B) o; v% i6 z6 {end
8 v) t: P- l9 `/ k3 U& h5 N' Z1 c1 y6 ~! o$ K* O9 R9 H: r+ l
但实际modelsim编译时会报错误，会认为mem_2d应该是一个已知数据，不能用变量。, X2 y# V3 p6 f: M: k
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4 r' C7 j6 q; ^) S作者：carlsun80 % r; ~) B% M3 S( L. M/ u- j
来源：CSDN . _$ ], a; P) l$ L* H( `& i
原文：https://blog.csdn.net/carlsun80/article/details/77726060 + p$ E+ M" Z: L: O! t
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6 S7 ]4 k1 D) O3 W1 Y* K

wlianmin · 发表于 2019-4-15 10:07

把wire当数组讲也是醉了，至少也得是reg型的才能称作数组啊。
一把电线是不能保存数据的，输入没了，线上的值也没了，寄存器才有保存功能
这种for循环一般都是不可综合的，用来在仿真的时候写激励
完全是用软件的思维在设计硬件

kenson · 发表于 2019-4-15 11:22

本帖最后由 kenson 于 2019-4-15 11:24 编辑

wlianmin 发表于 2019-4-15 10:07
5 g# b, f! q- [2 I' n& z把wire当数组讲也是醉了，至少也得是reg型的才能称作数组啊。# s& i& T0 ~$ o1 \6 s% @0 I
一把电线是不能保存数据的，输入没了，线上 ...

for 是可以综合的，vivado上的verilog已用上好多个for了。还有wrie当然也可以用上二维数组，当然最好是用在reg上。

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