增量式光栅旋转编码器的4倍频解码

kenson · 发表于 2012-3-14 14:49

CPLD应用：增量式光栅旋转编码器的4倍频解码

刚学了几天的CPLD，上传我的第一个应用，不知道实际工作情况如何，希望高手指点指点，谢谢

如果CLK时钟频率为25Mhz，则至少可以对输出频率2.5Mhz以下增量式光栅旋转编码器的进行4倍频解码

概念如下：

增量式光栅旋转编码器分辨率：2500p/r (常用伺服系统的编码器)
按工作时最大的输出频率为2.5Mhz计算，编码器可以工作到60000r/m，当然这样的旋转速度实际上是很难达到的，实际上的常用的伺服电机最大工作到5000r/m

CLK：倍频用时钟频率
A：编码器A相
B：编码器B相

CP：解码后的脉冲
DIR：旋转方向

仿真图片如下：
http://cache.ourdev.cn/bbs_upload782111/files_8/ourdev_178480.PNG

Verilog hdl代码：

module decoder(CLK, A, B, CP, DIR);
input CLK;
input A;
input B;
output CP;
output DIR;

reg CP;
reg DIR;

wire a_xor_b;
reg a_xor_b_temp;
reg[3:0] a_xor_b_counter;

xor (a_xor_b, A, B);

always @(posedge CLK)
begin
if(a_xor_b_temp != a_xor_b)
begin
CP = 1'b1;
a_xor_b_temp = a_xor_b;
a_xor_b_counter = 4'b0000;
end
else
begin
a_xor_b_counter = a_xor_b_counter + 4'b0001;
if(a_xor_b_counter >= 4'b0010) // 根据实际应用，可以改变a_xor_b_counter上限值来改变输出脉宽
begin
CP = 1'b0;
end
end
end

always @(posedge A) begin
DIR = ~B;
end

endmodule

fujiachun · 发表于 2012-3-16 14:44

楼主能不能科普一下CPLD，比如用啥东西烧写或者下载。还请教这个细分的脉宽是否也是六分之一的编码器的脉宽？

kenson · 发表于 2012-3-16 16:53

OK回应楼上兄弟的问题
CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的器件，相对而言规模大，结构复杂，属于大规模集成电路范围。是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统.

　　CPLD主要是由可编程逻辑宏单元(MC，Macro Cell)围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段式互连结构时序不完全预测的缺点。发展历史及应用领域　　20世纪70年代，最早的可编程逻辑器件--PLD诞生了。其输出结构是可编程的逻辑宏单元，因为它的硬件结构设计可由软件完成（相当于房子盖好后人工设计局部室内结构），因而它的设计比纯硬件的数字电路具有很强的灵活性，但其过于简单的结构也使它们只能实现规模较小的电路。为弥补PLD只能设计小规模电路这一缺陷，20世纪80年代中期，推出了复杂可编程逻辑器件--CPLD。目前应用已深入网络、仪器仪表、汽车电子、数控机床、航天测控设备等方面。器件特点　　它具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。CPLD器件已成为电子产品不可缺少的组成部分，它的设计和应用成为电子工程师必备的一种技能。如何使用　　CPLD是一种用户根据各自需要而自行构造逻辑功能的数字集成电路。其基本设计方法是借助集成开发软件平台，用原理图、硬件描述语言等方法，生成相应的目标文件，通过下载电缆（“在系统”编程）将代码传送到目标芯片中，实现设计的数字系统。
　　这里以抢答器为例讲一下它的设计（装修）过程，即芯片的设计流程。CPLD的工作大部分是在电脑上完成的。打开集成开发软件(Altera公司 Max+pluxII)→画原理图、写硬件描述语言（VHDL，Verilog）→编译→给出逻辑电路的输入激励信号，进行仿真，查看逻辑输出结果是否正确→进行管脚输入、输出锁定（7128的64个输入、输出管脚可根据需要设定）→生成代码→通过下载电缆将代码传送并存储在CPLD芯片中。7128这块芯片各管脚已引出，将数码管、抢答开关、指示灯、蜂鸣器通过导线分别接到芯片板上，通电测试，当抢答开关按下，对应位的指示灯应当亮，答对以后，裁判给加分后，看此时数码显示加分结果是否正确，如发现有问题，可重新修改原理图或硬件描述语言，完善设计。设计好后，如批量生产，可直接复制其他CPLD芯片，即写入代码即可。如果要对芯片进行其它设计，比如进行交通灯设计，要重新画原理图、或写硬件描述语言，重复以上工作过程，完成设计。这种修改设计相当于将房屋进行了重新装修，这种装修对CPLD来说可进行上万次。
　　家庭成员：经过几十年的发展，许多公司都开发出了CPLD可编程逻辑器件。比较典型的就是Altera、Lattice、Xilinx世界三大权威公司的产品，这里给出常用芯片： Altera EPM7128S　(PLCC84)
　　Lattice LC4128V　(TQFP100)
　　Xilinx XC95108 (PLCC84)
编辑本段FPGA与CPLD的辨别和分类　　FPGA与CPLD的辨别和分类主要是根据其结构特点和工作原理。通常的分类方法是：
　　将以乘积项结构方式构成逻辑行为的器件称为CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。
　　将以查表法结构方式构成逻辑行为的器件称为FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。
　　尽管FPGA和CPLD都是可编程ASIC器件,有很多共同特点,但由于CPLD和FPGA结构上的差异,具有各自的特点:
　　①CPLD更适合完成各种算法和组合逻辑,FP GA更适合于完成时序逻辑。换句话说,FPGA更适合于触发器丰富的结构,而CPLD更适合于触发器有限而乘积项丰富的结构。
　　②CPLD的连续式布线结构决定了它的时序延迟是均匀的和可预测的,而FPGA的分段式布线结构决定了其延迟的不可预测性。
　　③在编程上FPGA比CPLD具有更大的灵活性。CPLD通过修改具有固定内连电路的逻辑功能来编程,FPGA主要通过改变内部连线的布线来编程;FP GA可在逻辑门下编程,而CPLD是在逻辑块下编程。
　　④FPGA的集成度比CPLD高,具有更复杂的布线结构和逻辑实现。
　　⑤CPLD比FPGA使用起来更方便。CPLD的编程采用E2PROM或FASTFLASH技术,无需外部存储器芯片,使用简单。而FPGA的编程信息需存放在外部存储器上,使用方法复杂。
　　⑥CPLD的速度比FPGA快,并且具有较大的时间可预测性。这是由于FPGA是门级编程,并且CLB之间采用分布式互联,而CPLD是逻辑块级编程,并且其逻辑块之间的互联是集总式的。
　　⑦在编程方式上,CPLD主要是基于E2PROM或FLASH存储器编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。
　　⑧CPLD保密性好,FPGA保密性差。
　　⑨一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。

kenson · 发表于 2012-3-16 16:55

关于CPLD的语言
关于FPGA和CPLD:1.CPLD早出来,是基于乘积式的 FPGA晚出来,是基于查表式的, 就是说内部结构不一样 2.乘积式对于每次输入都很勤劳的算一遍查表式根据输入查找对应的结果,是很偷懒的一种查表式对应的结果哪里来?就是由EDA软件来算的,最后将得到的结果配置到FPGA里.由此可以理解为FPGA就是一个RAM 3.既然是RAM,FPGA就需要配置芯片(譬如FLASH),CPLD不要 4.FPGA门电路数量通常比CPLD多 5.CPLD内部延时固定,FPGA内部延时不固定(在几ns之间变化) 6.如果用于实现组合逻辑,多用CPLD; 用于实现时序逻辑,多用FPGA 当然都用FPGA也可以,不过两者各有各自发挥的优势(价格,功耗等方面) 总之,两者各有各自发挥的优势和适用的场合.虽然硬件结构不同,但是对于编程者来说开发语言却是可以相同的,下面说下开发语言:关于VHDL和verilog:1.VHDL和verilog综合出来效果是不太一样的, 但是对于一般用户没什么区别2.verilog的语法比较灵活(有点像C语言),适合设计规模比较小的系统3.VHDL语法相对来说比较严格,适合比较设计规模比较大的系统4.国内,欧美用verilog比较多,日本据说用VHDL比较多我推荐学verilog,比VHDL语法灵活,更容易上手.

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