用quartusII编程3-8译码器，时序仿真出错，类似延迟，求指教

yutou

代码如下：
// decoder 3 to 8 decoder with an enable control;
/ q( j; }% x+ [' c8 S6 f% n) Kmodule decoder ( y , en , a );
output [ 7:0 ] y;   // 八位输出
; Z- U9 a- V- m6 ]input en;    // 使能端
  w3 ?* a9 i. t; U0 |input [ 2:0 ] a;   // 三位地址端

2 \. }0 R* t& c. \5 _reg [ 7:0 ] y;
* C5 h# b, E( S7 Q& d1 Ualways @ ( en or a )
        if ( en )
                case ( a )
& n$ x8 y- o) p$ @1 X                        3'b000 : y = 8'b1111_1110;
                        3'b001 : y = 8'b1111_1101;
/ o. m9 \; _/ Z! S2 b                        3'b010 : y = 8'b1111_1011;
                        3'b011 : y = 8'b1111_0111;
                        3'b100 : y = 8'b1110_1111;
                        3'b101 : y = 8'b1101_1111;
5 A* I5 }% F) A! A. h; Y                        3'b110 : y = 8'b1011_1111;
% t' z# S0 Q& h4 c" }: \                        3'b111 : y = 8'b0111_1111;
                        default : y = 8'b1111_1111;
                endcase
        else
; c9 J" K( S. @  v/ S                y = 8'b1111_1111;
       
0 B5 l1 Y; S- J; f9 K$ L$ |+ L8 Qendmodule // end of decoder;
+ o3 H8 Q# y0 C3 v) ?
产生的波形文件见下图。
本来应该是，en=1,a=000的时候，输出y=1111_1110；结果y=1111_1110却跑到a=001的时候去了。。。。。
本人小白，刚学verilog hdl，写一个3-8译码器就出错了，还望各位大哥大姐多多指教！

kenson

看了你一下这个写法不怎么好！暂时不说你输出延迟的问题，单单你从输出的部分已有好多的毛刺了。这是不允许的，解决的办法是用寄存器，还有尽量不能用always @ ( en or a ) 这样的写法，你可以用always @(posedge en )
还有a作为输入的判断不怎么好，不建议这样写，还有最好加复位REST。推荐的写法是用状态机，决不会产生你这样的延迟和毛刺。

kenson

状态机你从我发的帖子上找，不能全部相信国内书的写法，好多是误导人的，状态机是最适合VERILG上用的。