about Quartus II TimeQuest Timing Analyzer PDF documentation

kenson · 发表于 2011-4-1 15:26

本帖最后由 kenson 于 2011-4-1 15:34 编辑

SDC 命令

mnl_sdctmq.pdf (846.7 KB, 下载次数: 687)

timequest cookbook

mnl_timequest_cookbook.pdf (312.89 KB, 下载次数: 910)

wp-01047-performing-equivalent-timing-analysis-between-timequest-and-trace.pdf (1.25 MB, 下载次数: 742)

qts_qii53024.pdf (1.19 MB, 下载次数: 516)

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kenson · 发表于 2011-4-3 12:43

本帖最后由 kenson 于 2011-4-3 12:56 编辑

FPGA设计中关于分频时钟的考虑
FPGA设计中经常会将某个时钟进行分频处理，分频后的信号作为另一个时钟信号驱动设计中的其他模块。看起来这是一种很简单的方法，但是有经验的工程师都不会推荐直接将分频后的信号作为时钟信号使用。为什么呢？原因主要有以下几个方面。 1. 分频后的时钟相对于原来的时钟有一个延迟，如果用这个时钟去锁存由原时钟驱动的信号，就有可能发生timing error，导致setup time或者hold time不满足。

2. 如果分频后的时钟没有采用全部时钟的布线资源，就会使得该时钟到达FPGA内部各个逻辑块的skew相差较大，给时序分析工具带来很大的困难。如果没有在时序约束文件中将分频得到的始终和原时钟相关联，工具不会分析分频后时钟域和原时钟域之间的路径。 3. 即便是时序分析工具可以完成设计的时序分析，由于这些skew在电压、温度变化的时候也会发生变化，会引入更多的随机因素，从而有可能使得设计的稳定性变差，经常发生一些随机出现的错误，使得时序难以收敛，延误开发的进度。一般来说如果必须要进行时钟的分频，可以采用时钟使能的方式，另外在Xlinx的FPGA中可以采用DCM实现0 skew的时钟分频。当然Altera的器件可能也有类似的硬件资源。下面是一个简单的用时钟使能实现2分频的Verilog HDL例子:

reg clk_en; U( a! s/ Y8 Q+ G7 N
always @ (posedge clk) //clk 为原时钟
: p1 t. ^/ H/ J* b
begin4 `" S- M8 \/ A6 j# g
clk_en <= ~clk_en; //clk_en在每个clk的上升沿翻转一次，相当于clk的二分频
" w* x9 t! m! J; k9 j8 m4 T
end
/ |5 a" x9 F v6 s
//时钟使能方式
; U/ V1 f: {- V8 ?1 ?/ W) Z, q
always @(posedge clk)9 o* t8 Z6 k% |- {
begin" }% Y$ a m1 J V9 {6 l; E! Y$ O
if(clk_en)
* u: k* `! F' H# @& E' r
begin
0 n6 c- b# G- {* W' ]: g
//二分频时钟驱动的逻辑: r( u% ~) z6 H+ c0 r7 l* R K
end
, O! y) k8 B$ B5 b' c8 {+ U# t8 \7 p
else
5 f$ n' A5 ^( K3 p/ v
begin' ?( s" u. Z! a# [# O
end9 S2 d$ Z; ]1 U1 \/ H
end
) ~! t& |$ Q' O; O5 { a, }
2 c% S8 T/ U" B8 Z. V" v

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//=============直接分频方式===============0 g) n3 Y% o. u5 S) \/ k6 X* i5 a
reg clk_div2;7 x. ?( S) [; h
always @ (posedge clk) //clk 为原时钟
( K: J) Q% U8 `0 {& T. m0 v, [5 U
begin
5 y2 U9 n& o0 f% n9 c/ K
clk_div2 <= ~clk_div2; //clk_div2在每个clk的上升沿翻转一次，相当于clk的二分频- ~8 S, W, p4 J, e* w3 P. h
end0 P: O4 _& F, H6 w) d
always @(posedge clk_div2)
& B- x. x0 B/ N2 h
begin
6 k4 M* O! i9 t- J7 F1 P9 D
//二分频时钟驱动的逻辑
. D( ^; ?8 n8 V4 ?# C) F
end
/ m3 T$ ^" b& l$ g3 s) a4 q; B8 ~
3 v I1 K. w% T2 w
/ ~5 y1 ^* ~! Q

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kenson · 发表于 2011-4-3 13:06

本帖最后由 kenson 于 2011-4-3 16:26 编辑

时钟3分频电路

module clk_3_odd (clk,reset,clk_out); //占空比为50％; `: X4 [+ i( ?& e
input clk, reset; 2 n3 P- ~& s) K. Q
output clk_out; / O' ^' a/ X; f. J' d& j
reg[1:0] state;
7 L0 p7 a/ @, u- N2 q
reg clk1;
3 E6 g/ V! e% R) @# k0 S, S) t
parameter s0=2'b00;
& u6 l- u/ B8 E! F1 n
s1=2'b01;
& G) V0 F2 t# J& [, I' [
s2=2'b11;( e) }3 E9 ]& |! I- J1 h5 j9 R
always @(posedge clk or negedge reset) - }2 w3 H5 e3 N J0 I9 C, r
if(!reset) 2 [7 x, O3 T K* n4 A
state<=s0;
$ P7 C5 H& Z" P7 D6 P" B D
else ! @; R/ a7 i+ n* f: F2 V, C0 h) O3 W
case(state) & t# s1 a. A0 i7 q, [
s0:state<=s1;
9 Y! Q& k( ]3 i& |
s1:state<=s2;
6 }8 X; S6 n0 s/ C6 u) P
s2:state<=s0;
/ p1 F' ^( B8 ]8 T% B! _( }
default:state<=s0;
! q8 o$ O4 Y' G1 y0 U6 _. e
endcase
" R- Q! l* g' ?! x. d- e
always @(negedge clk or negedge reset) ( D3 v2 G4 l" M8 H- {* c
if(!reset)
j/ A, b/ p- {; b/ B
clk1<=1'b0;
1 k* g! W4 S: Z
else ; ~( [6 D9 x* g8 P$ h
clk1<=state[0];
% l T6 R) O- a$ a
assign clk_out=state[0]&clk1;5 G1 F7 H/ [4 e$ h" A6 }. n5 B
endmodule

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kenson · 发表于 2011-4-3 15:58

标签： FPGA  时钟

FPGA中的时钟使能（转）
  时钟使能电路是同步设计的基本电路。在很多设计中，虽然内部不同模块的处理速度不同，但由于这些时钟是同源的，可以将它们转化为单一时钟处理。在ASIC中可以通过STA约束让分频始终和源时钟同相，但FPGA由于器件本身和工具的限制，分频时钟和源时钟的Skew不容易控制（使用锁相环分频是个例外），难以保证分频时钟和源时钟同相，因此推荐的方法是使用时钟使能，通过使用时钟使能可以避免时钟“满天飞”的情况，进而避免了不必要的亚稳态发生，在降低设计复杂度的同时也提高了设计的可靠性。

带使能端的D触发器，比一般D触发器多了使能端，只有在使能信号ENA有效时，数据才能从D端被打入D触发器，否则Q端输出不改变。

我们可以用带使能端的D触发器来实现时钟使能的功能。

verilog模型举例

在某系统中，前级数据输入位宽为8位，而后级的数据输出位宽为32，我们需要将8bit数据转换为32bit，由于后级的处理位宽为前级的4倍，因此后级处理的时钟频率也将下降为前级的1/4，若不使用时钟使能，则要将前级的时钟进行4分频来作后级处理的时钟。这种设计方法会引入新的时钟域，处理上需要采取多时钟域处理的方式，因而在设计复杂度提高的同时系统的可靠性也将降低。为了避免以上问题，我们采用了时钟使能以减少设计复杂度。

例1：采用时钟使能

module clk_en(clk, rst_n, data_in, data_out);
input clk;
input rst_n;
input [7:0] data_in;
output [31:0] data_out;

reg [31:0] data_out;
reg [31:0] data_shift;
reg [1:0] cnt;
reg clken;

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   cnt <= 0;
else
   cnt <= cnt + 1;
end

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   clken <= 0;
else if (cnt == 2'b01)
   clken <= 1;
else
   clken <= 0;
end

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   data_shift <= 0;
else
   data_shift <= {data_shift[23:0],data_in};
end

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   data_out <= 0;
else if (clken == 1'b1)
   data_out <= data_shift;
end

endmodule

kenson · 发表于 2011-4-3 16:28

例2：采用分频方法

module clk_en1(clk, rst_n, data_in, data_out);
input clk;
input rst_n;
input [7:0] data_in;
output [31:0] data_out;

reg [31:0] data_out;
reg [31:0] data_shift;
reg [1:0] cnt;
wire clken;

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   cnt <= 0;
else
   cnt <= cnt + 1;
end

assign clken = cnt[1];

always @(posedge clk or negedge rst_n)
begin
if (!rst_n)
   data_shift <= 0;
else
   data_shift <= {data_shift[23:0],data_in};
end

always @(posedge clken or negedge rst_n)
begin
if (!rst_n)
   data_out <= 0;
else
   data_out <= data_shift;
end

endmodule

kenson · 发表于 2011-4-3 16:36

FPGA时钟问题集合

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。

1．全局时钟

对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。

图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入D[1..3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计算出来。如果在应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号(参看下一章“异步输入”)。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_1.jpg

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_2.jpg

2 I/ v, [8 |0 L7 B. C: Q% A% I, N
图1 全局时钟

（最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时钟的建立时间tsu和保持时间th）
　
2．门控时钟

在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单独地钟控各个触发器。然而，当你用阵列时钟时，应仔细地分析时钟函数，以避免毛刺。
通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可以象全局时钟一样可靠地工作：

1.驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状态下，会出现竞争产生的毛刺。
2.逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们遵守相对于时钟的建立和保持时间的约束。

图 2和图3 是可靠的门控时钟的实例。在图2 中，用一个“与”门产生门控时钟，在图3 中，用一个“或”门产生门控时钟。在这两个实例中，引脚nWR和nWE考虑为时钟引脚，引脚ADD[o．．3]是地址引脚，两个触发器的数据是信号 D[1..n]经随机逻辑产生的。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_3.jpg

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_4.jpg

图2 “与”门门控时钟

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_5.jpg

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_6.jpg

图3 “或”门门控时钟

图2和图3 的波形图显示出有关的建立时间和保持时间的要求。这两个设计项目的地址线必须在时钟保持有效的整个期间内保持稳定(nWR和nWE是低电平有效)。如果地址线在规定的时间内未保持稳定，则在时钟上会出现毛刺，造成触发器发生错误的状态变化。另一方面，数据引脚D[1．．n]只要求在nWR和nWE的有效边沿处满足标准的建立和保持时间的规定。

我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图4 示出如何用全局时钟重新设计图2 的电路。地址线在控制D触发器的使能输入，许多PLD设计软件，如MAX+PLUSII软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的值被钟控到触发器中：当ENA为低电平时，维持现在的状态。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_7.jpg

" j4 F( B# a+ Q [: f3 b+ H7 t
http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_8.jpg

图4 “与”门门控时钟转化成全局时钟% m. y0 \3 H: q9 V& A9 j! }

图4 中重新设计的电路的定时波形表明地址线不需要在nWR有效的整个期间内保持稳定；而只要求它们和数据引脚一样符合同样的建立和保持时间，这样对地址线的要求就少很多。

图给出一个不可靠的门控时钟的例子。3位同步加法计数器的RCO输出用来钟控触发器。然而，计数器给出的多个输入起到时钟的作用，这违反了可靠门控时钟所需的条件之一。在产生RCO信号的触发器中，没有一个能考虑为实际的时钟线，这是因为所有触发器在几乎相同的时刻发生翻转。而我们并不能保证在 PLD/FPGA内部QA,QB,QC到D触发器的布线长短一致，因此，如图5 的时间波形所示，在器从3计到4时，RCO线上会出现毛刺（假设QC到D触发器的路径较短，即QC的输出先翻转）。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_9.jpg

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_10.jpg

8 G; O+ @. y; ` ~
图5 不可靠的门控时钟
" \. j& z+ Y: K" \/ J7 z# S% I+ \9 B: j- \) Y& V/ d& W3 e9 C, }
(定时波形示出在计数器从3到4改变时，RCO信号如何出现毛刺的)

6 M- W! G! |0 Q7 E. \' \9 Z2 z
; S& K- j- k3 R5 m' D

& d( i9 K% z5 C |+ G图6 给出一种可靠的全局钟控的电路，它是图5不可靠计数器电路的改进，RCO控制D触发器的使能输入。这个改进不需要增加PLD的逻辑单元。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_11.jpg
6 K1 H! m) ~' U9 v- @. H0 K2 L
1 T, }, [6 X& @" d2 F3 d; y图6 不可靠的门控时钟转换为全局时钟
8 s$ m5 y0 f0 y% W, k* o
9 H) J5 g# n* o7 T(这个电路等效于图5电路，但却可靠的多)

3．多级逻辑时钟

当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时，证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象，但实际上仍然可能存在着危险。通常，我们不应该用多级组合逻辑去钟控PLD设计中的触发器。

图 7 给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频(DIV2)。由图7 的定时波形图看出，在两个时钟均为逻辑1的情况下，当SEL线的状态改变时，存在静态险象。险象的程度取决于工作的条件。多级逻辑的险象是可以去除的。例如，你可以插入“冗余逻辑”到设计项目中。然而，PLD/FPGA编译器在逻辑综合时会去掉这些冗余逻辑，使得验证险象是否真正被去除变得困难了。为此，必须应寻求其它方法来实现电路的功能。
　

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_12.jpg

7 r+ B$ M9 L' ]3 P- _( Z图7 有静态险象的多级时钟

图8 给出图7 电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端，而不是用于该触发器的时钟引脚。采用这个电路并不需要附加 PLD的逻辑单元，工作却可靠多了。不同的系统需要采用不同的方法去除多级时钟，并没有固定的模式。
　

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_13.jpg

图7 无静态险象的多级时钟

（这个电路逻辑上等效于图7，但却可靠的多）

　
4．行波时钟

另一种流行的时钟电路是采用行波时钟，即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计，行波时钟可以象全局时钟一样地可靠工作。然而，行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移，并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时，使系统的实际速度下降。
用计数翻转型触发器构成异步计数器时常采用行波时钟，一个触发器的输出钟控下一个触发器的输入，参看图9 同步计数器通常是代替异步计数器的更好方案，这是因为两者需要同样多的宏单元而同步计数器有较快的时钟到输出的时间。图10 给出具有全局时钟的同步计数器，它和图9 功能相同，用了同样多的逻辑单元实现，却有较快的时钟到输出的时间。几乎所有PLD开发软件都提供多种多样的同步计数器。
　

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_14.jpg

图9 行波时钟

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_15.jpg

图10 行波时钟转换成全局时钟9 Y& M8 }, y" I! {3 ]2 ~7 `/ `' O9 \
(这个3位计数器是图9异步计数器的替代电路，它用了同样的3个宏单元，但有更短的时钟到输出的延时)

5. 多时钟系统

许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器器之间的接口，或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间，所以，上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。

图11 给出一个多时钟系统的实例。CLK_A用以钟控REG_A，CLK_B用于钟控REG_B，由于REG_A驱动着进入REG_B的组合逻辑，故CLK_A 的上升沿相对于CLK_B的上升沿有建立时间和保持时间的要求。由于REG_B不驱动馈到REG_A的逻辑，CLK_B的上升沿相对于CLK_A没有建立时间的要求。此外，由于时钟的下降沿不影响触发器的状态，所以CLK_A和CLK_B的下降沿之间没有时间上的要求。，如图4，2．II所示，电路中有两个独立的时钟，可是，在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下，必须将电路同步化。图12 给出REG_A的值(如何在使用前)同CLK_B同步化。新的触发器REG_C由GLK_B触控，保证REG_G的输出符合REG_B的建立时间。然而，这个方法使输出延时了一个时钟周期。

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_16.jpg

图ll 多时钟系统3 k3 w2 O/ n v0 u, u5 M) a
(定时波形示出CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的约束条件)

http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_17.jpg

图12 具有同步寄存器输出的多时钟系统, m/ h2 W( ^* \; ~1 U! r: w9 a
(如果CLK_A和CLK_B是相互独立的，则REG—A的输出必须在它馈送到1REG_B之前，用REG_C同步化)

　
在许多应用中只将异步信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证，我们将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。使用PLD内部的锁项环（PLL或DLL）是一个效果很好的方法，但不是所有PLD都带有PLL、DLL，而且带有 PLL功能的芯片大多价格昂贵，所以除非有特殊要求，一般场合可以不使用带PLL的PLD。这时我们需要使用带使能端的D触发器，并引入一个高频时钟。

　http://image16.360doc.com/DownloadImg/2010/10/2417/6240652_18.jpg

图13 不同源时钟

如图13所示，系统有两个不同源时钟，一个为3MHz，一个为 5MHz，不同的触发器使用不同的时钟。为了系统稳定，我们引入一个20MHz时钟，将3M和5M时钟同步化，如图15所示。 20M的高频时钟将作为系统时钟，输入到所有触发器的的时钟端。3M_EN 和5M_EN将控制所有触发器的使能端。即原来接3M时钟的触发器，接20M时钟，同时3M_EN 将控制该触发器使能，原接5M时钟的触发器，也接20M时钟，同时5M_EN 将控制该触发器使能。这样我们就可以将任何非同源时钟同步化。

: a* P6 {/ Y. _+ ]2 w' Q! uhttp://image16.360doc.com/DownloadImg/2010/10/2417/6240652_19.jpg

图13 同步化任意非同源时钟

（一个DFF和后面非门，与门构成时钟上升沿检测电路）

另外，异步信号输入总是无法满足数据的建立保持时间，容易使系统进入亚稳态，所以也建议设计者把所有异步输入都先经过双触发器进行同步化，详情可参阅这篇文章：Are Your PLD Metastable?。

　
小结：稳定可靠的时钟是系统稳定可靠的重要条件，我们不能够将任何可能含有毛刺的输出作为时钟信号，并且尽可能只使用一个全局时钟，对多时钟系统要注意同步异步信号和非同源时钟。

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